Yosys
💰 Fortune / Salaire :
10 000,00 €
Yosys est une suite logicielle de Synthèse logique, permettant donc de convertir un circuit logique de sa description dans un langage de description de matériel (HDL), tel que Verilog ou VHDL, vers un flux binaire au format Register Transfer Level (RTL), utilisable par un circuit programmable de type FPGA. Il effectue également les tâches de vérification formelle. Il a été créé par Clifford Wolf.
